パッケージファウンドリ
概要
マクセルのパッケージファウンドリは、FOWLP（Fan Out Wafer Level Package）やWLCSP（Wafer Level Chip Size Package）といった、先端パッケージの少量多品種構造に特化したファウンドリサービスです。
半導体前工程技術とめっき技術を活用し、Cu再配線パッケージを作製。シリコン以外にも、SiCやGaNなど化合物半導体のパッケージ化も実績があります。
RDL：再配線層（ReDistribution Layer）
DL：絶縁層（Dielectric Layer）
掲載日：2024年5月31日
納期·価格
ウェハ単位でご支給いただく必要はありません。数チップからでも実装できるため、海外のOSATや半導体研究所に比べ、低価格·短納期での対応が可能です。
設計·検証
異種機能を持つ複数のチップを組み合わせた異種（ヘテロジニアス）パッケージや、設計したチップに再配線（RDL）インターポーザを取り付けたパッケージの機能検証が可能です。
放熱·消費電力
パッケージ基板やバンプが不要なのでパッケージの低背化ができ、熱抵抗の低減と放熱性の改善が望めます。
また、基板やチップのバンプを必要としないので配線の電気抵抗低減や信号ノイズ改善が期待できます。
プロセス
ウェハ前工程 + パッケージ工程 + メッキ工程のインテグレーション力によってお客さまのお困りごと解決をお手伝いします。
パッケージ構造比較
FOWLP（Fan-Out Wafer Level Package）構造は、パッケージ基板やワイヤーボンディング、はんだバンプを必要としないため、従来のFCBGA（Flip Chip Ball Grid Array）構造に比べ小型低背化が可能になります。
チップのAlパッド上にリソグラフィ技術とめっき技術による多層再配線を形成するため、従来のパッケージに比べ再配線設計の自由度が高いのも特長。
また、パッケージ厚min.100μmが可能です。
さまざまなパッケージの試作に
パッケージファウンドリでは試作専用の1インチWLPラインを有し、設計のPoC（Proof of Concept：概念実証）を少量のパッケージによって、短納期で行うことができます。
生産に移行するまでの中量評価から多品種少量生産までは、1インチとベースラインを同じくする6インチラインで行えるため、再度条件設定などを行う必要はありません。
下表に示すとおり多様なパッケージを開発しており、今後もお客さまのニーズに沿った革新的な技術開発を進めてまいります。
| 製造ライン | 1 or 6インチ製造ライン（試作 / 少量多品種製造 / 多層再配線） |
|---|---|
| パッケージタイプ | FOWLP / WLCSP / SiP（System-in-Package）/ DSEP（両面電極パッケージ）/ AiP（Antenna-in-Package）/ 薄型パッケージ |
| バンプ | Cuピラーバンプ / Cuパッド / はんだバンプ |
Fan-Out型パッケージ（FOWLP）
チップの入出力パッドに再配線インターポーザーを接続し、基板の任意の位置への接続を可能にします。
小型化/低背化により放熱性の向上が期待できます。
Chip Scale型パッケージ（WLCSP）
実装するチップと同サイズのパッケージ。
シャトル便による個片化チップに、後付けではんだボールを搭載できます。
システムインパッケージ（SiP）
異種機能を持つ複数のICを1つのパッケージ内でシステム化。
実装面積が小さくなるため、消費電力の低減が期待できます。
両面電極パッケージ（DSEP）
チップの入出力信号をパッケージ裏面から接続できるようにし、パッケージを重ねることで高機能化を図ります。
∗ Package on Package（ICパッケージの搭載）には対応していません。
Package on Packageの事例（右）
薄型パッケージ
パッケージ厚を100μmまで薄くすることで熱を発散しやすくし、内部の熱の滞留を防止。
ON抵抗が小さく、周波数が高いなどSiCの特性を活かしたパッケージで、小型化、高速動作、高温動作といったニーズに対応します。
ウェアラブル用パッケージとしてもスペース削減が可能です。
アンテナ イン パッケージ（AiP）
多層RDLを活用し、アンテナ構造をパッケージに内蔵。
従来はアンテナ素子を別に接続していましたが、多層RDLを活用してアンテナ構造をパッケージに内蔵できます。
この技術によって高周波デバイスパッケージの小型化が可能となります。
数100GHz以上のRF（高周波）デバイスなどに活用いただける技術です。
Cuピラーバンプ
Cuパッド、はんだバンプに加え、Φ40μm x t=40μmのCuピラーバンプ形成が可能です。
チップの高集積化による端子数の増大に対してニーズが高まる中、狭パッドピッチに対応することができます。
MRDL：Multi Redistribution Layer
FOWLPプロセスフロー
マクセルのパッケージファウンドリのベースラインプロセスはface-down chip-firstを採用しています。face-up chip-firstやRDL-first、またはそれ以外の具体的なプロセスオプションが必要な場合は、お気軽にお問い合わせください。
STEP1 再構成基板
キャリア基板上にチップを再配列し、樹脂封止を行います。
封止後、キャリア基板を剥離します。
STEP2 再配線
絶縁層と銅再配線のパターニングを行い、再配線層を形成します。
STEP3 はんだボール搭載
上層絶縁層、UBM層を形成し、その上にはんだボールを搭載します。
STEP4 ダイシング（個片化）
ダイシングによって個片化したパッケージを製品として納入します。
デザインルール
半導体チップやセンサーを内蔵したパッケージ構造です。
供給いただくチップははんだバンプ不要。パッケージの外部端子ははんだボール/Cuパッドどちらでも対応可能です。
| パッケージサイズ | 1mm□∼20mm□ （20mm□以上はご相談ください） |
|---|---|
| Fan-Outモールド樹脂 再構成基板 |
サイズ：Φ22mm / Φ150mm |
| 絶縁層（DL） | 膜厚：4∼10μm |
| 銅再配線層（Cu RDL） | 層厚：3∼15μm 層数：最大4層 |
| 銅再配線L/S | ≧20μm/20μm、Via径：≧Φ20mm （20μm以下のL/SとVia径に関してはご相談ください） |
| UBM | 材質：Ni/Au |
| はんだボール | ボール径：250∼500μm ピッチ：≧400μm |
